18전자

Hello World느낌으로 FPGA의 led를 통해 3bit 가산기를 만들어보겠다. FPGA Design flow FPGA의 전체 design flow는 다음과 같다. 문제 해결을 위한 알고리즘을 FSM 또는 C programming으로 작성 Verilog code 작성 synthesis implementation bitstream file 생성 FPGA동작 확인 다음과 같은 과정으로 이루어진다. 맨 처음 과정은 생략하겠다. Verilog code 작성 3 bit가산기를 설계할 것이다. carray를 고려하기때문에 결과는 4 bit이다. verilog code는 source file에 추가하면 된다. 코드는 다음과 같다. `timescale 1ns / 1ps module alu( input [2:0] ..