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https://18electronics.tistory.com/22 [VLSI] 디지털 회로의 Power(1) - 18EE 현재 디지털 회로를 구성할 때 중요한 trade off 중 하나는 speed와 power이다. 딜레이에 관한 내용은 정리해놓았다. https://18electronics.tistory.com/19 [VLSI] 디지털 회로의 Delay(1) - 18EE CMOS 특성 디지털 회로 18electronics.tistory.com cf) fsw : switching activity factor를 고려한 transition frequency 개선점 방법 및 trade off Lower VDD - 가장 효과가 좋은 방법이다. - Speed와 trade off 관계이므로 쉽게 줄일 수 없다. - ..

CMOS 특성 디지털 회로의 대부분은 CMOS회로로 구성되어있다. CMOS 회로의 특성은 다음과 같다. 1. High noise margin(CMOS 이용 근본적인 이유) - rail to rail voltage swing이 가능하여 noise에 강하다.(0=GND, 1=VDD) 2. Low output impedance 3. Extremely high input resistance - input current가 거의 0이다.(input current가 거의 0이지만 완전히 0이 아니기때문에 전력문제 발생) 4. Steady state에서 VDD와 VSS가 끊겨있다. - steady state에서 leakage를 제외하면 power를 쓰지 않는다. 5. Propagation delay를 예측할 수 있다...