[VLSI] 디지털 회로의 Power(3) - 18EE

https://18electronics.tistory.com/22

[VLSI] 디지털 회로의 Power(1) - 18EE

cf) fsw : switching activity factor를 고려한 transition frequency

개선점	방법 및 trade off
Lower VDD	- 가장 효과가 좋은 방법이다. - Speed와 trade off 관계이므로 쉽게 줄일 수 없다. - Multiple VDD사용
Lower CL	- Tr size reduction - Shorter metal(compact layout)
Lower a(switching activity factor)	- architecture 변경 - Frequency scailing - Clock gating
Lower leakage	- High Vth - Speed와 trade off 관계이므로 Vth를 쉽게 늘릴 수 없다. - Power gating

cf) frequency scailing을 할 때는 voltage도 같이 scailing한다.(lower VDD -> lower frequency) 

 

Power 소모의 원인과 그 해결법을 정리해보면 다음과 같다.

- Dynamic power consumption : lower VDD, lower a

- Subthreshold leakage : High Vth

크게 Dynamic power consumption을 개선하는 방법과 Subthreshold leakage를 개선하는 방법을 두번에 걸쳐 소개하겠다.

 

소개

System level(lower VDD)	- Multiple VDD - Dynamic Power Management(DPM)
Dynamic(lower a)	- Clock gating - Data gating
Static(high Vth)	- State Assignment - Power Gating - Dual Vth Assignment - Body biasing

Dynamic : 회로가 동작하며 low power technique이 적용된다.

ex) Clock gating : gating이 될 수도 있고 안될 수도 있고

Static : 회로가 동작하기 전에 미리 low power technique이 적용된다.

 

이번 게시글은 Leakage에 의한 power consumption을 막는 방법에 대해 소개하겠다. leakage는 비교적 최근들어 대두되는 문제이다.

 

Leakage power consumption 개선

Leakage power dissipation의 주된 원인은 subthreshold leakage이다. 따라서 subthreshold current를 감소시켜야한다. 에 의해 발생한다. 공정이 미세해짐에따라 channel length가 짧아졌고 threshold voltage가 낮아졌다.

Vt roll off

threshold voltage가 낮아지면 subthreshold current는 증가한다. 따라서 leakage power를 개선하기위해

'Vth를 증가시켜야한다.'

 

Leakage mechanism

ISUB : Subthreshold leakage(주된 원인)

IGIDL : GIDL

IG : Gate oxide leakage

IJ : Reverse bias junction leakage

 

1. Subthreshold leakage

Isub에 영향을 주는 것은 Vth와 온도정도가 있다.

cf) High Vth, Low Temperature => low Isub

 

1. DIBL(Vth)

Channel length가 짧아지며 drain쪽 depletion region이 channel을 침범하며 Vth가 작아지는 현상이다.

 

2. Body effect(Vth)

body에 인가된 전압과 Source에 인가된 전압이 다를 때 Vth가 변하는 현상이다. 설계자 입장에서 Vth를 조정할 수 있는 방법이다. 

cf) VS>VB => Vth 증가

 

3. Temperature

온도를 낮추면 subthreshold current를 낮출 수 있다. PnR단계에서 열이 많이 발생하는 부분을 고르게 설계하는 방법이 있지만 가장 좋은 방법은 별도로 cooling을 해주는 것이다.

 

2. GIDL

Gate에 음전압을 인가했을 때 발생하는 leakage이지만 흔히 볼 수 없기때문에 무시할 수 있다.

 

3. Gate oxide leakage

Gate oxide의 두께가 얇아지면서 발생한다. 현재는 high-K물질로 leakage를 크게 줄였다.

 

4. Reverse bias junction leakage

Drain쪽에 생성되는 depletion region에서 발생하는 leakage이다.

 

정리

개선방법	장단
Increase Vth	- speed 감소로 바람직한 방법이 아니다.
Lower temperature	- PnR과정에서 열이 많은 부분을 분산시킨다. - 별도의 cooling system을 만든다.(효과적)
Increase gate length	- DIBL같은 short channel effect를 막을 수 있다. - Vth는 높아지지만 speed가 낮아진다.
Decrease VDD	- leakage power는 줄지만 delay증가한다.

설계자 입장에서 가장 편한 방법은 body effect를 이용하여 Vth를 조정하는 방법이다.

 

개선방법

방법은 모두 다르지만 결론적으로 Vth를 높이는 것이 목표이다.

 

1. Power gating(MTCMOS)

Multi threshold voltage(MTCMOS)라고 한다.

SLEEP MOS는 높은 Vth를 가지고있다. logic이 동작하지않을 때 SLEEP MOS를 switch처럼 써서 높은 Vth를 유지해 leakage를 막는 방법이다.

면적을 고려하여 한쪽만 MOS를 추가할 수도 있다.

 

2. Dual Vth

input pattren에 따라 transition 속도가 다르다. 따라서 모두 같은 Vth를 사용하지 않고 느린 path에는 낮은 Vth, 빠른 path에는 높은 Vth를 사용하여 leakage를 줄이는 방법이다.

이와 비슷하게 동작하지 않는 logic에 대해 leakage가 가장 작은 input pattern을 인위적으로 인가해주는 것이다.

Random state와 Optimal state가 같은 것이 의미있는 결과이다.

 

3. Body biasing(VTCMOS)

body 전압을 바꿔 Vth를 조정하는 방법이다. Variable threshold CMOS의 약자이다.

MUX같은 별도의 회로를 구성해야한다. 또한 body도 pin처럼 취급되기때문에 공정이 복잡해지는 단점이 있다.

 

참고자료

https://sshmyb.tistory.com/184

[반도체 소자] 이것만 보면 된다! Leakage Current 총정리 [1/2]

https://courses.ece.ubc.ca/579/579.lect6.leakagepower.08.pdf

https://www.eecs.umich.edu/courses/eecs427/f09/lecture13.pdf