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https://18electronics.tistory.com/22 [VLSI] 디지털 회로의 Power(1) - 18EE 현재 디지털 회로를 구성할 때 중요한 trade off 중 하나는 speed와 power이다. 딜레이에 관한 내용은 정리해놓았다. https://18electronics.tistory.com/19 [VLSI] 디지털 회로의 Delay(1) - 18EE CMOS 특성 디지털 회로 18electronics.tistory.com cf) fsw : switching activity factor를 고려한 transition frequency 개선점 방법 및 trade off Lower VDD - 가장 효과가 좋은 방법이다. - Speed와 trade off 관계이므로 쉽게 줄일 수 없다. - ..

https://18electronics.tistory.com/22 [VLSI] 디지털 회로의 Power(1) - 18EE 현재 디지털 회로를 구성할 때 중요한 trade off 중 하나는 speed와 power이다. 딜레이에 관한 내용은 정리해놓았다. https://18electronics.tistory.com/19 [VLSI] 디지털 회로의 Delay(1) - 18EE CMOS 특성 디지털 회로 18electronics.tistory.com cf) fsw : switching activity factor를 고려한 transition frequency 개선점 방법 및 trade off Lower VDD - 가장 효과가 좋은 방법이다. - Speed와 trade off 관계이므로 쉽게 줄일 수 없다. - ..

현재 디지털 회로를 구성할 때 중요한 trade off 중 하나는 speed와 power이다. 딜레이에 관한 내용은 정리해놓았다. https://18electronics.tistory.com/19 [VLSI] 디지털 회로의 Delay(1) - 18EE CMOS 특성 디지털 회로의 대부분은 CMOS회로로 구성되어있다. CMOS 회로의 특성은 다음과 같다. 1. High noise margin(CMOS 이용 근본적인 이유) - rail to rail voltage swing이 가능하여 noise에 강하다.(0=GND, 1=VDD) 2 18electronics.tistory.com Delay를 개선할 수 있는 방법중 하나는 VDD를 높여 I를 증가시키는 것이었지만 현재는 전력문제로 해당 방법은 사용하지 않는다..

전의 내용을 정리하면 RC delay - delay를 줄일려면 RC를 최소로 해야한다. L을 최소로 했을 때 C를 줄일려면 W를 줄여야한다. R을 줄일려면(= I를 늘리려면) W를 늘려야한다. R과 C는 tradeoff관계이므로 W를 잘 조정해야한다. Inverter chain - 전류 driving을 키우기위해 inverter chain을 사용한다. - 내부 cap과 외부 cap의 비율을 조정하면 delay를 줄일 수 있다. - stage를 나눠 면적을 거듭제곱으로 증가시킨다. - 단을 나눈 것에 의미가 있고 몇배를 했는지에 크게 민감하지 않다. - fan-in과 fan-out을 분리시킬 수 있다. https://18electronics.tistory.com/19 [VLSI] 디지털 회로의 Delay(..