[VLSI] 디지털 회로의 Power(1) - 18EE

현재 디지털 회로를 구성할 때 중요한 trade off 중 하나는 speed와 power이다. 딜레이에 관한 내용은 정리해놓았다.

https://18electronics.tistory.com/19

[VLSI] 디지털 회로의 Delay(1) - 18EE

Delay를 개선할 수 있는 방법중 하나는 VDD를 높여 I를 증가시키는 것이었지만 현재는 전력문제로 해당 방법은 사용하지 않는다. 그렇다면 디지털 회로의 power는 어떻게 결정되고 개선할 수 있는 방법은 무엇인지 지금부터 알아보자

 

Figure of Merit

Power를 이야기하려면 그에 맞는 단위를 먼저 알아야한다.

[W](Watts)	- 단위시간당 소모하는 Energy
[W-hr]	- 한시간동안 사용한 Energy의 양
peak-power	- peak-power를 견딜 수 있는 metal을 선정해야한다. - packaging 단계에서 소재 선정에 영향을 미친다. (Conventional package)
[J]	- Energy 단위이다.
Energy/Power 관계	- E = Pt [Watts*sec] - P = E/t

 

CMOS power

 

큰 비중을 차지하고 있는 것은 노란색 밑줄을 붙였다.

 

Dynamic (회로 동작)

1. Dynamic power consumption(Idyn) : switching power이다. transition이 일어날 때의 PMOS,NMOS가 소모하는 power

2. Short - circuit currents(Isc) : transition이 일어날 때 순간적으로 N/PMOS가 동시에 ON되어 VDD->VSS로 흐르는 전류

 

cf) transition : output이 바뀌는 것(input과는 상관 없음)

 

Static (회로가 동작 X)

1. Subthreshold current(Isubth) : VT 이하의 전압에서도 흐르는 전류

2. Gate oxide leakage(Itun)

 

 Dynamic

 회로가 동작할 때 발생하는 power consumption이다.

 

Dynamic power consumption

 Switching power consumption이라고도한다. transition이 일어날 때 PMOS와 NMOS가 소비하는 power이다.

 

PMOS소비E = VDD공급E - CL저장E

 

1. VDD 공급 energy

 

2. CL 저장 energy

 

따라서 PMOS가 소비한 에너지는 다음과 같다.

LOW -> HIGH일 때 PMOS가 소비한 에너지를 구했다.

HIGH -> LOW일 때는 CL에 저장된 에너지를 소비한다. 

따라서 PMOS와 NMOS가 소모한 전체 에너지는 다음과 같다.

지금까지 Energy를 구했고 power를 구하면 된다.

현재 inverter를 기준으로 식을 전개하고있다. inverter는 매 clock transition마다 output transition이 일어난다.

따라서 다음과 같이 식을 세울 수 있다.

t : clock 주기

f : clock 주파수

여기까지 inverter의 power consumption이었다. 실제 CMOS는 매 clock마다 동작하지 않는다. 따라서 a를 도입한다.

f : clock 주파수

a : switching activity factor, 보통 1/3정도 잡는다고 한다. a를 줄여 power consumption을 개선할 수 있다.

 

식을 보면 VDD를 줄이면 Power 소모를 줄일 수 있을거같다. 하지만 그만큼 speed가 느려지는 trade off가 있다.

따라서 현재는 전력소모를 낮추기위해 느리게 동작하는 부분과 빠르게 동작하는 부분의 VDD를 다르게하는 multiple voltage를 사용하고있다.

 

Short circuit current

Transition이 일어날 때 PMOS, NMOS가 동시에 ON되어 순간적으로 많은 전류가 흘러 발생하는 전력소모이다. 많은 전류가 흐르지만 매우 짧은시간 흐르기때문에 큰 비중을 차지하지 않는다.

 

Static

회로가 동작하지 않을 때 발생하는 전력소모이다. leakage이다. 

leakage는 channel length가 줄어들면서 큰 문제가 되고있다.

 

 

Subthreshold current

leakage에서 가장 큰 비중을 차지한다.

VDD를 감소시킬 때 speed를 유지하려면 Vth도 같이 줄여야한다. 하지만 leakage가 증가한다.

speed : Vth 감소

power : Vth 증가

역시 speed와 power가 trade off관계에 있는 것을 알 수 있다.

 

평가지표

Power와 delay가 trade off 관계이므로 둘의 곱을 평가지표로 삼는다.

 

Power-Delay Product (PDP)

식에서 delay항이 약분되었기 때문에 좋은 지표는 아니다. 그래서 도입한 것이 EDP이다.

 

Energy-Delay Product(EDP)

결론

Dynamic + static power가 total power이다. 이를 종합하여 식을 쓰면 다음과 같다.

cf) fsw : switching activity factor를 고려한 transition frequency

 

개선점	방법 및 trade off
Lower VDD	- 가장 효과가 좋은 방법이다. - Speed와 trade off 관계이므로 쉽게 줄일 수 없다. - Multiple VDD사용
Lower CL	- Tr size reduction - Shorter metal(compact layout)
Lower a(switching activity factor)	- architecture 변경 - Frequency scailing - Clock gating
Lower leakage	- High Vth - Speed와 trade off 관계이므로 Vth를 쉽게 늘릴 수 없다. - Power gating

cf) frequency scailing을 할 때는 voltage도 같이 scailing한다.(lower VDD -> lower frequency)