[VLSI] 디지털 회로의 Delay(1) - 18EE

CMOS 특성

디지털 회로의 대부분은 CMOS회로로 구성되어있다. CMOS 회로의 특성은 다음과 같다.

 

1. High noise margin(CMOS 이용 근본적인 이유)

- rail to rail voltage swing이 가능하여 noise에 강하다.(0=GND, 1=VDD)

2. Low output impedance

3. Extremely high input resistance

- input current가 거의 0이다.(input current가 거의 0이지만 완전히 0이 아니기때문에 전력문제 발생)

4. Steady state에서 VDD와 VSS가 끊겨있다.

- steady state에서 leakage를 제외하면 power를 쓰지 않는다.

5. Propagation delay를 예측할 수 있다.

- propagation delay는 f(R,C)이므로 R과 C를 알면 예측할 수 있다.

 

Delay

평균 propagation delay는 다음과 같다. rise time, falling time 시간의 평균이다.

 

I 관점

CMOS는 PMOS, NMOS가 번갈아 ON/OFF되며 동작한다.

Delay의 핵심은 load cap을 얼마나 빠르게 충전하고 방전시키는지이다. 따라서 전류를 크게 해주는 것이 관건이다.

load cap을 기준으로 

C : load cap I : MOS에 흐르는 전류 t : propagation delay(=td)

위의 식이 성립한다.

dt를 좌변에 몰아 적분하면 propagation delay를 구할 수 있다.

cf) 1/2 charge on CL 인 이유 : 1/2VDD이면 0과 1의 값이 결정되기때문

방전 시간

HIGH -> LOW (Discharge)

충전 시간

LOW -> HIGH (Charge)

 

위 식을 보면 I를 증가시키거나 CL을 감소시키면 delay를 줄일 수 있다.

- I 증가

I를 증가시키는 방법	delay	단점
W/L 증가(W증가)	감소	- 면적 증가 (비용 증가) - diffusion cap증가 (self loading delay 증가) - 앞단 입장에서 보면 load cap증가
VDD 증가	감소	소모전력 증가

현재는 전력문제 때문에 VDD를 높이는 방법은 쓰지 않는다.

 

- CL 감소

C diff 줄이기	Small size(자신의 width 줄이기)
C wire 줄이기	Short wire(compact layout)
C g 줄이기	다음단의 cap 줄이기

I를 늘리기위해 Width를 증가시키면 diffusion cap이 증가하여 CL이 커진다. 즉, I와 C는 trade off관계이다.

 

이를 다른 관점에서 볼 수 있다.

 

RC delay 관점

충/방전 될 때 RC circuit관점으로 해석할 수 있다. 

CMOS의 delay는 R과 C의 함수이다.

Cg : 다음단의 input cap

 

- C 줄이기

C diff 줄이기	Small size(자신의 width 줄이기)
C wire 줄이기	Short wire(compact layout)
C g 줄이기	다음단의 cap 줄이기

자신의 Cap과 다음단의 Cap 모두 신경써야한다. 그래서 inverter chain을 사용한다.

 

- R 줄이기(= I늘리기)

R을 줄일려면 I를 늘려야한다.(gate voltage 못바꿈)

전류를 증가시키는 방법	delay	단점
W/L 증가(W증가)	감소	- 면적 증가 (비용 증가) - diffusion cap증가(delay 증가) - 앞단 입장에서 보면 load cap증가
VDD 증가	감소	소모전력 증가

RC 해석 역시 같은 결론을 얻는다.

R을 줄이기위해(I를 늘리기위해) Width를 증가시키면 diffusion cap이 증가하여 CL이 커진다. 즉, R과 C는 trade off관계이다.

 

결론적으로 단일 inverter의 width를 결정할 때는 R(I)과 C의 trade off관계를 고려하여 조정해야한다.

 

Inverter chain

'Width 증가 -> I 증가 -> 빠른 cap 충/방전 -> delay 감소'

Width를 키워 전류 driving능력을 키우면 뒷단의 회로를 빠르게 동작시킬 수 있다. 하지만 앞단과 뒷단의 width가 많이 차이나면 driving능력 부족으로 delay가 발생한다. 이를 해결하기위한 방법이 inverter chain을 사용하는 것이다.

cf) tp0는 load cap을 고려하지 않은 단일 inverter의 전달지연을 나타낸다.

전달 지연을 줄이기위해 앞단과 뒷단의 width의 비율 또한 중요하다는 것을 알 수 있다.

inverter chain을 설계할 때는 2가지를 고려하여 설계할 수 있다.

- 얼마나 많은 stage를 구성할 것인가?

- inverter size는 어떻게 결정할 것인가?

결론만 말하면 stage는 3~4단 정도가 적당하고 그에 맞게 거듭제곱을 하면 된다.

밑의 그림에서 F=64이다.

단을 나누기 시작할 때 delay가 큰 폭으로 감소하는 모습을 볼 수 있다. 하지만 그 이후에는 비교적 변화가 적은 것을 볼 수 있다. 따라서 단을 나눈 것에 의미가 있지 f에는 그렇게 민감하지 않다는 것을 알 수 있다.

 

cf) 위의 그림에서 2번째와 4번째의 tp가 비슷하다면 단을 많이 나눈 4번째 구조를 사용한다고한다.(IDEC강의 참고함)

 

inverter chain을 사용하는 또다른 이유가 있다. 바로 fan-in과 fan-out을 분리할 수 있다는 점이다.

NAND4를 생각하면 NMOS때문에 falling/rise time의 차이가 많이난다. 이는 NMOS ABCD저항의 직렬연결 때문이다. 다음단에 inverter를 삽입하면 inverter 다음 단은 직렬연결된 NMOS저항에 영향을 받지 않기 때문에 rise time과 falling time의 비율을 맞추기 쉽다.

 

결론

RC delay

- delay를 줄일려면 RC를 최소로 해야한다. L을 최소로 했을 때 

C를 줄일려면 W를 줄여야한다. 

R을 줄일려면(= I를 늘리려면) W를 늘려야한다.

R과 C는 tradeoff관계이므로 W를 잘 조정해야한다.

 

Inverter chain

- 전류 driving을 키우기위해 inverter chain을 사용한다.

- 내부 cap과 외부 cap의 비율을 조정하면 delay를 줄일 수 있다.

- stage를 나눠 면적을 거듭제곱으로 증가시킨다.

- 단을 나눈 것에 의미가 있고 몇배를 했는지에 크게 민감하지 않다.

- fan-in과 fan-out을 분리시킬 수 있다.

 

결론적으로 정리하면 다음과 같다.

- 단일 소자의 width는 R,C의 trade off관계를 고려하여 선정해야한다.

- 여러단의 소자를 연결할 때는 앞단과 뒷단의 capacitance가 너무 차이나지 않도록 해야하고 차이가 난다면 inverter chain을 삽입해야한다.

 

VLSI 프로젝트를 했을 때는 공정에서 제공하는 가장 작은 width를 기준으로 설계하고 inverter chain을 사용하여 delay를 개선했다.

 

참고자료

https://blog.naver.com/PostView.naver?blogId=tmddls4562&logNo=222129477380&categoryNo=0&parentCategoryNo=0 

CMOS 디지털 회로의 특징 - 딜레이1

http://web.mit.edu/6.012/www/SP07-L13.pdf

http://preview.hanbit.co.kr/4110/sample.pdf