[VLSI] 디지털 회로의 Power(2) - 18EE
https://18electronics.tistory.com/22 [VLSI] 디지털 회로의 Power(1) - 18EE 현재 디지털 회로를 구성할 때 중요한 trade off 중 하나는 speed와 power이다. 딜레이에 관한 내용은 정리해놓았다. https://18electronics.tistory.com/19 [VLSI] 디지털 회로의 Delay(1) - 18EE CMOS 특성 디지털 회로 18electronics.tistory.com cf) fsw : switching activity factor를 고려한 transition frequency 개선점 방법 및 trade off Lower VDD - 가장 효과가 좋은 방법이다. - Speed와 trade off 관계이므로 쉽게 줄일 수 없다. - ..
이론/VLSI
2023. 8. 1. 22:34
공지사항
최근에 올라온 글
최근에 달린 댓글
- Total
- Today
- Yesterday
링크
TAG
- level shifter
- leakage
- CPU
- clock gating
- data gating
- acc
- 4bit CPU
- DVFS
- VLSI dynamic power consumption
- static power
- MTCMOS
- 굿노트 내보내기
- CMOS power
- 4bit
- vlsi
- VLSI 전력소모
- Stack effect
- 굿노트 녹음파일
- switching power
- VLSI power
- mp3파일 추출
- dynamic power
- Verilog
- power gating
- delay
- Control Unit
- VTCMOS
- ALU
- 굿노트 mp3 내보내기
- 굿노트 mp3파일 추출
| 일 | 월 | 화 | 수 | 목 | 금 | 토 |
|---|---|---|---|---|---|---|
| 1 | 2 | 3 | ||||
| 4 | 5 | 6 | 7 | 8 | 9 | 10 |
| 11 | 12 | 13 | 14 | 15 | 16 | 17 |
| 18 | 19 | 20 | 21 | 22 | 23 | 24 |
| 25 | 26 | 27 | 28 | 29 | 30 | 31 |
글 보관함