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IDEC 강의 영상을 보고 정리한 내용입니다. https://www.idec.or.kr/vod/apply/view/?pay=&search_val=CPU&no=273 반도체설계교육센터 강의제목 CPU 설계 및 응용 구분 부산대 / 설계강좌 / 초급/중급 / 이론+실습 강의시간 13시간 열람기간 16일 이용료(일반) 무료 이용료(학생) 무료 강의개요 SoC 설계를 위해서 CPU를 설계하고 응용할 www.idec.or.kr 저번까지 설계한 CPU의 구조이다. 이번에는 ACC(Accumulator, 누산기)를 설계할 것이다. ACC(Accumulator) ACC와 ALU를 함께 나타낸 구조는 다음과 같다. AH + AL이 누산기이고 양옆의 신호가 제어신호이다. ALU의 출력과 입력 모두 누산기를 거치며 Inte..

IDEC 강의 영상을 보고 정리한 내용입니다. https://www.idec.or.kr/vod/apply/view/?pay=&search_val=CPU&no=273 반도체설계교육센터 강의제목 CPU 설계 및 응용 구분 부산대 / 설계강좌 / 초급/중급 / 이론+실습 강의시간 13시간 열람기간 16일 이용료(일반) 무료 이용료(학생) 무료 강의개요 SoC 설계를 위해서 CPU를 설계하고 응용할 www.idec.or.kr 이번에 설계할 CPU의 구조이다. Register Register는 범용 register와 특수목적 register로 나뉜다. 둘을 구분하는 것은 제작사마다 다르다. General purpose register : TEMPREG, CREG, DREG, RREG Specific registe..

Hello World느낌으로 FPGA의 led를 통해 3bit 가산기를 만들어보겠다. FPGA Design flow FPGA의 전체 design flow는 다음과 같다. 문제 해결을 위한 알고리즘을 FSM 또는 C programming으로 작성 Verilog code 작성 synthesis implementation bitstream file 생성 FPGA동작 확인 다음과 같은 과정으로 이루어진다. 맨 처음 과정은 생략하겠다. Verilog code 작성 3 bit가산기를 설계할 것이다. carray를 고려하기때문에 결과는 4 bit이다. verilog code는 source file에 추가하면 된다. 코드는 다음과 같다. `timescale 1ns / 1ps module alu( input [2:0] ..