18전자

전의 내용을 정리하면 RC delay - delay를 줄일려면 RC를 최소로 해야한다. L을 최소로 했을 때 C를 줄일려면 W를 줄여야한다. R을 줄일려면(= I를 늘리려면) W를 늘려야한다. R과 C는 tradeoff관계이므로 W를 잘 조정해야한다. Inverter chain - 전류 driving을 키우기위해 inverter chain을 사용한다. - 내부 cap과 외부 cap의 비율을 조정하면 delay를 줄일 수 있다. - stage를 나눠 면적을 거듭제곱으로 증가시킨다. - 단을 나눈 것에 의미가 있고 몇배를 했는지에 크게 민감하지 않다. - fan-in과 fan-out을 분리시킬 수 있다. https://18electronics.tistory.com/19 [VLSI] 디지털 회로의 Delay(..

CMOS 특성 디지털 회로의 대부분은 CMOS회로로 구성되어있다. CMOS 회로의 특성은 다음과 같다. 1. High noise margin(CMOS 이용 근본적인 이유) - rail to rail voltage swing이 가능하여 noise에 강하다.(0=GND, 1=VDD) 2. Low output impedance 3. Extremely high input resistance - input current가 거의 0이다.(input current가 거의 0이지만 완전히 0이 아니기때문에 전력문제 발생) 4. Steady state에서 VDD와 VSS가 끊겨있다. - steady state에서 leakage를 제외하면 power를 쓰지 않는다. 5. Propagation delay를 예측할 수 있다...

IDEC 강의 영상을 보고 정리한 내용입니다. https://www.idec.or.kr/vod/apply/view/?pay=&search_val=CPU&no=273 반도체설계교육센터 강의제목 CPU 설계 및 응용 구분 부산대 / 설계강좌 / 초급/중급 / 이론+실습 강의시간 13시간 열람기간 16일 이용료(일반) 무료 이용료(학생) 무료 강의개요 SoC 설계를 위해서 CPU를 설계하고 응용할 www.idec.or.kr 저번까지 설계한 CPU의 구조이다. 이번엔 control block을 만들겠다. Control signal 생성 명령어를 실행하기위한 control signal을 타이밍별로 정리한 것이다. 위의 표를 토대로 다음과 같이 조합회로를 짜야한다. 후에 RISC-V processor도 만들것이기때..

IDEC 강의 영상을 보고 정리한 내용입니다. https://www.idec.or.kr/vod/apply/view/?pay=&search_val=CPU&no=273 반도체설계교육센터 강의제목 CPU 설계 및 응용 구분 부산대 / 설계강좌 / 초급/중급 / 이론+실습 강의시간 13시간 열람기간 16일 이용료(일반) 무료 이용료(학생) 무료 강의개요 SoC 설계를 위해서 CPU를 설계하고 응용할 www.idec.or.kr 저번까지 설계한 CPU의 구조이다. 저번까지 MUL/DIV연산이 가능하도록 ALU와 ACC의 구성을 마쳤다. 이제 control block을 만들어야한다. CPU 동작 과정 CPU는 main memory에 있는 명령어를 불러와 해독하고 signal 신호를 만들어 각 module을 동작시킨다..